Структура на контролера за пряк достъп допаметта i8237

В структурата за управление на DMA контролера влизат 3 блока за управление:

1. Синхронизация и управление генерира вътрешните и въшни сигнали за управление. Този блок приема и изработва управляващите сигнали за интерфейс с МП , паметта и входно-изходните устройства. Сигналите MEMR и MEMW задават посоката на обмен на данни с паметта, а сигналите IOR и IOW посоката на данни за периферните устройства. Сигналът AEN стробира валиден адрес на изходните линии А0 до А7, а ADSTB може да бъде използван за синхронизация на адреса. Сигналът READY съобщава за готовността на паметта за извършване на входно-изходен обмен. DMA може да бъде избран от микропроцесора за програмиране или тестване чрез сигнала CS.

2. Управление на команди декодира команди за декодиране на различните команди, изпратени от МП и определяне на режима на обслужване на заявките.

3. Блок за управление на приоритета разрешава приоритетното обслужване на заявките , постъпващи асинхронно на входовете DREQ0 до DREQ3 към съответния канал за DMA достъп. Приоритет на каналите може да бъде фиксиран или ротационен. Със сигналите DACK0 до DACK3 се уведомяват съответните устройства , че може да проведат DMA цикъл. Заявка на МП за заемане на шината се издава с изходния с изходния сигнал HRQ, а със сигнала HLDA МП предоставя управлението на шината на DMA контролера.

DMA контролерът притежава следните регистри (броячи) :

• 16 битов регистър за базов адрес

• 16 битов базов брояч

• 16 битов регистър за текущ адрес6

• 16 битов текущ брояч

Буфер Вх/Изх

Буфер за запис

Буфер за четене

Буфер за Вход/Изход

Изходен буфер

Управление на команди

D0 D1

D0 D7

А0 А3

А4 А7